Four-phase Logic นวัตกรรมวงจรลอจิกแบบไดนามิกยุคบุกเบิก

Four-phase logic คือประเภทหนึ่งของลอจิกแบบไดนามิก (Dynamic Logic) และเป็นระเบียบวิธีในการออกแบบวงจรที่ช่วยให้วิศวกรที่ไม่ได้เชี่ยวชาญเฉพาะทางสามารถออกแบบวงจรรวม (IC) ที่มีความซับซ้อนสูงได้ โดยสามารถใช้ได้กับทั้งกระบวนการผลิตแบบ PMOS หรือ NMOS

หัวใจสำคัญของเทคโนโลยีนี้คือการใช้สัญญาณนาฬิกาแบบ 4 เฟส (4-phase clock signal) เพื่อช่วยให้การจ่ายพลังงานมีความราบรื่นและปรับปรุงเวลาในการสลับสถานะ (Switching time) ของทรานซิสเตอร์ MOS ให้มีประสิทธิภาพยิ่งขึ้น

ประวัติความเป็นมา

Four-phase logic ถูกคิดค้นโดย R. K. "Bob" Booher วิศวกรจาก Autonetics ซึ่งได้ส่งต่อแนวคิดนี้ให้กับ Frank Wanlass ที่ Fairchild Semiconductor และต่อมา Wanlass ได้ผลักดันการใช้งานลอจิกรูปแบบนี้ที่ General Instrument Microelectronics Division

ความสำเร็จครั้งแรกเกิดขึ้นในเดือนกุมภาพันธ์ ปี 1966 เมื่อ Booher สร้างชิป Four-phase ตัวแรกคือ Autonetics DDA integrator และต่อมาได้นำเทคนิคนี้ไปใช้ในการออกแบบชิปหลายตัวสำหรับคอมพิวเตอร์ทางอากาศ Autonetics D200

ในช่วงปี 1967-1968 เทคโนโลยีนี้เริ่มเป็นที่รู้จักกว้างขวางขึ้นผ่านบทความวิชาการและการนำเสนอ โดย Lee Boysel ผู้ออกแบบจาก Fairchild Semiconductor (และผู้ก่อตั้ง Four-Phase Systems ในเวลาต่อมา) ได้นำเสนออุปกรณ์ 8-bit adder ที่ใช้ลอจิก 4 เฟส ซึ่ง Boysel ระบุว่าเทคนิคนี้ช่วยให้มีความหนาแน่นในการจัดวาง (Packing density) สูงขึ้น 10 เท่า, ความเร็วเพิ่มขึ้น 10 เท่า และใช้พลังงานลดลงเหลือเพียง 1 ใน 10 เมื่อเทียบกับเทคนิค MOS แบบเดิมในขณะนั้น

โครงสร้างและการทำงาน

ในระบบ Four-phase logic จะมีเกตลอจิกหลักสองประเภท คือ "1" gate และ "3" gate ซึ่งมีความแตกต่างกันเพียงแค่เฟสของสัญญาณนาฬิกาที่ใช้ขับเคลื่อน โดยเกตแต่ละตัวสามารถมีฟังก์ชันลอจิกใดๆ ก็ได้

กลไกการทำงานของเกต

สัญญาณนาฬิกา $\Phi 1$ และ $\Phi 3$ จะต้องไม่ซ้อนทับกัน (Non-overlapping) เช่นเดียวกับ $\Phi 2$ และ $\Phi 4$ โดยมีขั้นตอนการทำงานดังนี้:

• ช่วง Precharge: สำหรับ 1 gate เมื่อสัญญาณ $\Phi 1$ อยู่ในสถานะสูง เอาต์พุต C จะถูกชาร์จประจุขึ้นไป
• ช่วง Sample: เมื่อ $\Phi 1$ ต่ำลงและ $\Phi 2$ สูงขึ้น เอาต์พุต C จะคงสถานะสูงไว้ (หากอินพุต A หรือ B ต่ำ) หรือถูกคายประจุลงต่ำ (หากอินพุต A และ B สูง)

เนื่องจากเอาต์พุตจะกลายเป็นค่าที่ถูกต้องในช่วงเวลา Sample ดังนั้น 1 gate จึงไม่สามารถขับอินพุตของ 1 gate ตัวอื่นได้โดยตรง แต่ต้องส่งต่อข้อมูลไปยัง 3 gate และ 3 gate จะส่งต่อกลับมายัง 1 gate สลับกันไป

กฎการเชื่อมต่อเกต

นอกจากเกต 1 และ 3 แล้ว ยังมีเกต 2 และ 4 เพื่อเพิ่มความยืดหยุ่น โดยมีกฎการเชื่อมต่อดังนี้:

• 1 gate: สามารถขับ 2 gate และ/หรือ 3 gate
• 2 gate: สามารถขับได้เฉพาะ 3 gate
• 3 gate: สามารถขับ 4 gate และ/หรือ 1 gate
• 4 gate: สามารถขับได้เฉพาะ 1 gate

ข้อดีและข้อจำกัด

ข้อดี

• ไม่มี Race Hazards: เนื่องจากเกตลอจิกแบบผสม (Combinational logic) ทุกตัวทำหน้าที่เป็นรีจิสเตอร์ในตัว
• การออกแบบที่ง่ายขึ้น: ไม่จำเป็นต้องเดินสายไฟเลี้ยง (Power supply bussing) ทั่วทั้งชิป ใช้เพียงสายสัญญาณนาฬิกาเท่านั้น
• Ratioless Design: ต่างจากลอจิกแบบสแตติก ทำให้สามารถใช้ทรานซิสเตอร์ขนาดเล็กที่สุดได้ในหลายการออกแบบ

ข้อจำกัด

• Dynamic Output: สถานะของเอาต์พุตถูกเก็บไว้ในตัวเก็บประจุ ซึ่งอาจถูกรบกวนได้จากการตัดกันของสายสัญญาณ ทำให้ต้องมีการคำนวณและเพิ่มค่าความจุ (Diffusion capacitance) เพื่อรักษาความเสถียร
• ความซับซ้อนในการคำนวณ: ผู้ออกแบบต้องคำนวณค่าความจุที่เหมาะสมสำหรับแต่ละเกต หากต้องการความเร็วสูง อาจต้องเพิ่มขนาดทรานซิสเตอร์ ซึ่งจะส่งผลกระทบต่อเนื่องไปยังเกตตัวก่อนหน้า

การนำไปใช้งานในประวัติศาสตร์

เครื่องคิดเลขทางอิเล็กทรอนิกส์เครื่องแรกที่สร้างด้วยวงจรรวมขนาดใหญ่ (LSI) คือ Sharp QT-8D (1969) ซึ่งใช้ Four-phase logic ที่ผลิตโดย Rockwell International

นอกจากนี้ Intel เคยพิจารณาใช้ Four-phase logic สำหรับชิป Intel 4004 แต่เนื่องจากในขณะนั้นมีเพียง Rockwell ที่มีเครื่องมือและเชี่ยวชาญในการผลิต IC แบบ 4 เฟสขนาดใหญ่ Intel จึงตัดสินใจเลือกใช้ 2-phase dynamic logic แทน